Blue Apple a écrit :
Citation :
Sinon t'as des exemples (pas à propos du TDP hein )
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http://www.x86-secret.com/popups/a [...] .php?id=98
Page 3:
"Le générateur d'horloge cadence toujours le pont nord et fournit la fréquence qui sert de référence pour la liaison HyperTransport entre le pont nord et le processeur. On peut ainsi assimiler la fréquence de référence de l'HyperTransport au FSB, car le processeur se sert de cette fréquence pour produire sa fréquence interne."
Schéma et explications incorrectes, le n'utilise absolument pas l'horloge du bus hypertransport pour générer sa fréquence interne (la PLL dans le schéma devrait être reliée à la fois au CPU et au NB, fournissant un signal à 200MHz au CPU et un autre à 66MHz au NB).
Page 4:
"Le K7 possède une particularité assez intéressante : le pipeline de traitement des instructions se scinde en deux pipelines, l'un destiné aux instructions entières, l'autre aux instructions flottantes."
Cette 'particularité' est présente dans tous les CPUs modernes...
"Les décodeurs convertissent les instructions x86 en micro-opérations (µOPs) de longueur fixe. L'étage de décodage est ainsi capable de fournir 3 µOPs par cycle."
Pauvre K7/K8. Si les décodeurs n'étaient capables que de soritr 3 micro-ops par cycle, ça vaudrait pas la peine d'avoir mis trois décodeurs complexes en parallèle et de stocker de gaspiller des transistors de la cache de niveau 1 pour y stocker des pits de prédécodage. En réalité, le K7/K8 peut générer 3 macro-ops par cycle (une macro-op = 1 instruction arithmétique + 1 opération L/S sur la mémoire, découpage assez élégant car correspondant à la fois aux instructions x876 mais aussi au coeur du CPU qui propose 3 unités pour faire les L/S e, aparallèle avec les ALUs).
"Le cache L1 est de type dual-ported, ce qui signifie qu'il supporte deux lectures/écritures 64 bits) chaque cycle."
Pseudo-dual ported.
Page 4:
"Pentium 4 [...] Taille d'une ligne de cache donnée: 64 octets"
128 octets pour le P4 (une des caractéristiques les plus importantnes pour expliquer les perfs du P4 dans certains cas pathologiques).
"Résumons les points forts et les points faibles d'un cache exclusif : [...] -: Performances du cache L2. "
C'est non seulement une erreur d'écrire de telles choses, mais ça démontre surtout un manque de compréhension au niveau du fonctionnement d'un cache à plusieurs niveaux. Pour que le mécanimse de cache exclusif résulte en une baisse des performances, il faudrait qu'un programme sature le système d'échange en faisant systématiquement des lectures d'éléménts qui ne se trouvent pas dans le chache de niveau 1 mais qui se trouvent dans le cahche de niveau 2 (sinon, c'est passage par la mémoire centrale et le temps que la donnée arrive le VB a bien le temps d'être vidé). Le seuls programmes qui se comprtent ainsi sont du type cachememe: parcours à pas constant de la cache sans faire quoi que ce soit avec les données. Evidemment, ce sont aussi les programme utilisé pour mesurer la bande-passante de la cache (pas de chance).
En réalité, un programme normal va accéder à la cache de niveau 2 de façon très intermittante (environ 9 accès au niveau 1 pour un accès au niveau 2) et une saturation du VB est un événement totalement improbable. Le véritable problème avec les caches exclusives, c'est qu'elles sont plus complexes et plus chères (niveau budget transistor) à implémenter.
"Intel a pris le pari du mode inclusif depuis le Pentium Pro. "
Perdu, les caches sur les processeurs Intel ne correspondent pas à la définition d'inclusif telle qu'elle est donnée sur la page. Le couple L1/L2 peut au plus être qualifié de 'faiblement inclusif' (weakly inclusive d'après un architect travaillant pour Intel). Il n'y a aucune garantie qu'une copie d'une ligne du cache de niveau 1 se trouve dans le cache de niveau 2.
"En effet, le mode exclusif n'exploitant pas de façon optimale le cache L2, l'inflation de celui-ci ne s'accompagne pas d'un gain de performances spectaculaire. Preuve en est le Barton, dont les 512 Ko de cache L2 ne procurent pas un gain remarquable par rapport à la version 256 Ko.
[...]
Intel a quand même sorti le Céléron P4, dont le cache L2 de 128 Ko géré en 2 voies associatives seulement a littéralement tiré les performances vers le bas. Le Céléron P4 ne respecte pas les contraintes du mode inclusif, et le résultat est catastrophique. A l'inverse, le Pentium M avec son Mo de cache L2 s'avère une réussite totale, dévoilant tout le bénéfice du mode inclusif dans ce cas.
"
terre à x86-secret: le celeron P avec sont cache de 128KB à 2 voies et des lignes de 128 octets a à peu de choses près la même cache qu'un K7 dont on aurait retiré le cache de niveau 2 (64KB de cache à deux voies pour les données mais des lignes de 64 octets -> même nombre de ligne et taux de réussite equivalents).
Et forcément, le passage d'un cache de 384KB à 640KB, et avec une associativité à 16 voies ne fera pas le même effet que le passage de 256KB à 512KB de cache associative à 8 voies et des lignes de 128 octets. En tirer des conclusions sur une éventuelle supériorité du mode inclusif est tout simplement débile (si différence il y a elle est marginale).
En fait; x86-secret, c'est comme 99% des sites de hardware: ils constatent quelque chose et cherchent vite fait une raison pour ce phénomène sans trop se fatiguer. DE toute façon, les lecteurs n'y verront que du feu.
Le plus ennuyant, c'est encore les spéculations gratuites. il n'y a qu'à voir leur 'une': pas de support du bit NX sur le sempron 3100+. Je cite:
"il est regrettable qu'AMD ait décidé de le supprimer dans le Sempron. Ceci dit, cette suppression est probablement intimement liée au retrait du x86-64. En effet, le NX bit ne fonctionne que lorsque le PAE est activé et il est très probable que le mécanisme de bridage du x86-64 sur le Sempron bride également le PAE"
Pas de chance, le sempron mobile supporte le bit NX (ce qui démontre qu'un éventuel support n'a rien à voir avec la présence du mode 64 bits) et je suis près à parier gros que le sempron 3100+ le supporte lui aussi, malgré les huit étoiles d'indice de fiabilité (je crois que ça marche en inverse en réalité, si il y a une rumeur sur x86-secret, il y a de fortes chances que le contraire soit vrai).
Citation :
Plus sérieusement, ca ne me vient pas du tout a l'idée d'aller chercher cette donnée avant d'acheter un processeur. Si c'est présent sur un site de hardware, ca a de bien plus grandes chances d'etre diffusé que si ca reste sur le site d'AMD (en pdf en plus).
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Le TDP n'ayant aucun intérêt pour un particulier, je vois pas le problème.
Citation :
Ah bon? Moi je vois une sonde la. Certes ce n'est pas detaillé, mais bon on voit bien comment ils ont fait, c'est suffisant.
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Bof, c'est comme les mesures de températures sur Tom's hardware. On voit aussi clairement comment ils font. Sauf que quand on braque un capteur à infra-rouge sur une surface réfléchissante (le couvercle d'un P4), on mesure la température du plafond.
Je répète: échantillon de taille un + pas de détails sur les conditions
de mesure = pas de conclusions exploitables. En attendant, la logique dicte que le socket n'a pas d'impact sur la consommation lectrique, les P4 xéon ne chauffent pas plus ou moins à cause de leur socket604.
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