Bonjour,
j'ai un registre qui fait des decalages à gauche et à droite et un chargement paralleles ce qui fait que j'ai des variables de conditions aut,load etc,le truc c'est que je n'ai pas su comment faire la description structurelle du registre et ceci à cause de la partie combinatoire.j'ignore comment proceder si vous pouvez m'aider svp

Salut!
 
Si tu postes ton code ce sera plus facile de t'aider!

petite exemple:
q(0) = aut (barre) q(0)+aut(load*q(0)+load(barre)(dir*sdi+dir(barre)*q(1))
cette equation faut faire sa description structurelle pour l'affecter ensuite à un bistable d que j'ai fais sa description structurelle

Manque l'ouverture d'une parenthèse.

ah oui
q(0) = aut (barre) q(0)+aut(load*q(0)+load(barre)(dir*sdi+dir(barre)*q(1)) ) j'ai fais une faute en tapant c'est tout mais ce n'est pas ça le probleme

Avec un process ça donne ça:

SR_SIZE étant la taille de ton registre à décalage

shift_reg : process(clk)
begin
    if rising_edge(clk) then
        if auth = '1' then
            if load = '1' then
                q <= load_data;
            elsif load = '1' then
                if dir = '1' then
                    q <= q(SR_SIZE - 2 downto 0) & sdi;
                else
                    q <= sdi & q(SR_SIZE - 1 downto 1);
               end if;
           end if;
        end if;
    end if;
end process;

Après c'est peut-être hors sujet, je ne comprends pas très bien la question.

merci pour l'aide mais ceci je l'ai déja fais,c'est la description comportementale or je veux la structurel en utilisant component et portmap si vous voyez ce que je veux dire

--
            if load = '1' then
                q <= load_data;
            elsif load = '1' then
                if dir = '1' then
                    q <= q(SR_SIZE - 2 downto 0) & sdi;
                else
                    q <= sdi & q(SR_SIZE - 1 downto 1);
               end if;
           end if;

En vrai le elsif n'est jamais exécuté ?

Euh en fait c'est censé être un else... my bad!
 
En ce qui concerne la description structurelle ça sent l'exercice académique vu que c'est franchement déconseillé pour un composant aussi simple.
 
Je suppose qu'il faut que tu déclare tes portes (and, or not, flip flop) en entités VHDL et que tu instancie tout ça pour réaliser ton équation.
Pour l'instanciation je te conseil de te faire le dessin du circuit numérique et la suite devrait aller tout seul.

merci de votre reponse,j'ai aussi pensé à ça mais le probleme c'est que le code devient tres long pour faire une seule equation chose qui m'a intrigué et m'a fait penser que c'est faux,mais bon je ne sais pas franchement ..

Et oui c'est long à écrire, incompréhensible et non maintenable.

C'est pour ça qu'on a créé des languages du type VHDL qui remplacent avantageusement les saisies de schéma pas une description comportementale.
Mais bon les profs n'ont pas l'air de comprendre ça et pondent des exos prise de tête au lieu d'apprendre à leurs élèves à écrire VHDL utile, générique et bien écrit.

Résultat les ingénieurs arrivent dans le milieu du travail et sortent du code naze...

[/coup de gueule]

 
c'est ce que je demande la description comportementale!! mais le seul moyen que j'ai trouvé c'est de faire comme vous avez dit,declarer les portes logique en tant que component et les utilises pour faire l'equation dans la partie architecture mais c'est vraiment long!!et surtout qu'on a 4 equations de ce genre