Reprise du message précédent :
Bonsoir  

Mon professeur nous a donné un fichier vhdl représentant une ROM, et j'essaye de lire les données (tableau 10*10) mais j'ai quelques soucis.

Le process de la rom utilise ceci :

Je ne comprends pas, j'ai l'impression que les parenthèses ne sont pas au bon endroit, mais pourtant ça marche

1) Est-ce que la façon d'écrire est correcte (pour color(2 downto 0) <=  rom_img(to_integer(unsigned(y)))(to_integer(unsigned(x)))(2 downto 0)), ou bien les parenthèses ne sont pas bien mises ? Si c'est la bonne façon j'aurais besoin de quelques explications

Dans mon autre fichier vhdl, quand j'essaye de lire la rom j'utilise ceci pour l'instant :

2) Ça marche bien sauf pour le when others qui est complètement ignoré. De 0 à 143 et de 401 à 800, pourquoi mes deux signaux ne passent pas à 0000 ? Je suis sûr qu'il y a beaucoup plus élégant pour lire mon tableau de 10*10 que de lister tous les cas dans des when, mais j'ai toujours des messages d'erreurs.

Un peu d'aide n'est pas de refus

Le code que tu donnes en dessous est de toi ?

Jamais croisé cette syntaxe mais bon j'suis un débutant aussi  
Qu'est-ce que tu entends par ça marche ?
Enfin là je vois pas trop comment ça marche ce truc: rom_img(to_integer(unsigned(y)))(to_integer(unsigned(x)))
 

Y a une parenthèse en trop.

C'est pas finit ça : constant rom_img : memory_img := (
 
Pour ton 1) comme j'ai dit au dessus j'ai jamais vu cette syntaxe. C'est de ton prof ?

Le address := to_integer(internal_counter_hsync); me paraît chelou
Je connais pas ton code mais tu peux pas mettre address <= to_integer(internal_counter_hsync); dans le process synchrone sur l'horloge ?
 
J'vois pas pour le when others.
 
 
Mais d'une manière générale le tout me paraît bizarre quand même
 

1) Oui c'est la bonne façon, tu as un tableau à deux dimensions et t'y accède rom_img(x)(y).  
Le reste n'est que conversion car les types sont mal choisis.
 
2) Quel est le type de internal_counter_hsync? Il pourrait être évaluer négatifs par la con version en integer.
 
De manière général, utiliser les std_logic_vector c'est le mal

Non, le code qui est de moi est le code qui fait 12 lignes, le reste est un fichier rom.vhdl fourni par le professeur. Quand je dis que ça marche, c'est que si j'essaye d'accéder à la ROM en position 4,3; j'ai bien la valeur stockée en rom qui est retournée.
La parenthèse de trop c'est la parenthèse fermante de port(. Et le reste n'est pas fini, car c'est juste les données du tableau 10*10, ça n'a pas trop d'intérêt de les balancer ici je pense mis à part pour prendre de la place.
Le address := to_integer(internal_counter_hsync), c'est parce si je travaillais directement sur les donnés de internal_counter_hsync (std_logic_vector), j'avais des erreurs.

D'accord, je comprends mieux. Je m'attendais plutôt à rom_img(x,y) c'est pour ça que je ne comprenais pas.

Pourquoi l'utilisation de std_logic_vector c'est mal ? Quel serait la façon de faire en général ? (pour ce devoir, je vais rester avec les std_logic_vector )
Quand je change le case par des if, sans passer par le address := to_integer; j'ai un message qui me dit "Warning: NUMERIC_STD.TO_INTEGER: metavalue detected, returning 0". Et aussi "Iteration limit 10000 is reached. Possible zero delay oscillation detected where simulation can not advance in time because signals can not resolve to a stable value". Ce que je ne comprend pas, c'est que ISim me dit que ça provient de la ligne color(2 downto 0) <=  rom_img(to_integer(unsigned(y)))(to_integer(unsigned(x)))(2 downto 0);
Or je ne change jamais cette ligne, ce fichier provient de rom.vhdl. Je change simplement mon case posté dans mon précédent post par :

internal_x,y étant des STD_LOGIC_VECTOR(3 DOWNTO 0).

std_logic_vector ne devrait être utilisé qu'aux interfaces externes du FPGA et uniquement pour des valeur qui ne représentent pas un nombre (sinon signed/unsigned est préférable).
Il vaut toujours mieux utiliser un integer (contraint), ou un enum, ou des booléens, ou des record... des types qui signifient quelque chose!
 
Mis à part ça, l'erreur que tu obtient vient surement d'une boucle combinatoire quelque part. Peux-tu poster ton code entier? (ou me l'envoyer en MP)

J'avais lu que std_logic_vector c'était un truc mis en place par je sais plus quelle boîte et que c'était pas du vhdl officiel
Valait mieux utiliser numeric_std

Les librairies std_logic_arith, std_logic_signed/unsigned, ne sont pas dans le standard VHDL et il ne faut effectivement pas les utiliser.

Seuls std_logic_1164 et numeric_std devraient être utilisées. (Et les librairies math et textio dans certains cas).

std_logic et std_logic_vector sont dans le standard VHDL, aucun problème pour les utiliser, seulement ces types sont le plus souvent inappropriés.

Les professeurs actuels apprennent aux élèves des pratiques à proscrire, je passe un temps fou à me battre au boulot pour utiliser VHDL correctement.

Un petit up sur ce topic, il est bien mort  
 
Est-ce que vous avez des sites à recommander pour suivre l'actualité lié au monde des FPGA (fr/en) ?

Pendant je suivais les newsgroup
- comp.arch.fpga
- comp.lang.vhdl
- comp.lang.verilog
 
C'est la communauté la plus active je trouve!

 
Je ne m'attendais pas du tout aux newsgroups
Je vais jeter un coup d'oeil.
 
Je regarde un peu fpgarelated mais je m'y paume sur le site.