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Auteur | Sujet : [VHDL/Verilog] Les FPGA et leur programmation |
h3bus Troll Inside | Bonjour,
--------------- sheep++ |
Publicité | Posté le 25-06-2010 à 14:38:54 |
404 Not Found | Tu n'aurais pas quelques bons liens pour les débutants ?
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h3bus Troll Inside |
--------------- sheep++ |
Profil supprimé | Posté le 23-09-2012 à 12:21:18 |
Profil supprimé | Posté le 23-09-2012 à 12:30:48 Je crois comprendre. |
Un Programmeur | Avec wire, la valeur change aussitôt qu'une des entrées changes. Avec reg, la valeur change au moment de la condition spécifiée dans le @ du block always et est maintenue même si les entrées changent.
--------------- The truth is rarely pure and never simple (Oscar Wilde) |
Publicité | Posté le 30-09-2012 à 18:55:25 |
Profil supprimé | Posté le 30-09-2012 à 19:28:28
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Profil supprimé | Posté le 06-10-2012 à 12:33:46 C'est normal que les réponses d'un test bench soit différents suivant le code de l'autre fichier ?
Message édité par Profil supprimé le 06-10-2012 à 12:45:35 |
h3bus Troll Inside | Sans avoir le code ou une info sur ce que tu essayes de faire, ça va être difficile de t'aider. --------------- sheep++ |
Profil supprimé | Posté le 07-10-2012 à 14:47:07 Je fais une alu et là c'est le résultat d'une addition. c=a+b je vois pas le problème, a et b sont sur 8 bits et c sur 16.
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h3bus Troll Inside | Je pense que tu as un cycle d'avance car tu ne doit pas avoir de registre en sortie de ton ALU. --------------- sheep++ |
Profil supprimé | Posté le 07-10-2012 à 17:26:04 Le schéma est le suivant:
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h3bus Troll Inside | Tu n'as pas de registre à l'entrée, comme indiqué dans le schéma, d'où le décalage d'un cycle d'horloge que tu observes.
--------------- sheep++ |
Profil supprimé | Posté le 07-10-2012 à 19:58:29 Ah c'est bon ! |
Profil supprimé | Posté le 13-10-2012 à 14:14:37 On peut déclarer une tâche sans déclarer sa sortie? Du genre utiliser une variable globale comme sortie. Message cité 1 fois Message édité par Profil supprimé le 13-10-2012 à 14:15:20 |
h3bus Troll Inside | ça commence à devenir du Verilog avancé, et moi je suis plutôt VHDL, je ne peux pas trop t'aider sur ce point --------------- sheep++ |
Profil supprimé | Posté le 13-10-2012 à 20:37:45 C'est pas grave |
Profil supprimé | Posté le 14-10-2012 à 09:41:02 Et acquérir un bus (8its) à chaque front montant d'horloge c'est possible ? Ou bien on doit acquérir un bit par coup d'horloge ? |
Un Programmeur | Ca fait aussi des années que je n'ai pas fait de verilog.
--------------- The truth is rarely pure and never simple (Oscar Wilde) |
Profil supprimé | Posté le 14-10-2012 à 10:44:08
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h3bus Troll Inside | Je pense que tu compliques un peu le truc. Voici une implémentation de RAM: http://www.angelfire.com/in/rajesh52/tip2.html En espérant que ça t'aide! Message édité par h3bus le 14-10-2012 à 12:06:22 --------------- sheep++ |
Profil supprimé | Posté le 21-11-2012 à 14:06:21 Salut, j'ai une question conne de théorie en VHDL
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Profil supprimé | Posté le 21-11-2012 à 16:40:48 Ils échangent leur états ?
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Profil supprimé | Posté le 21-11-2012 à 16:41:17 |
Profil supprimé | Posté le 21-11-2012 à 17:10:47
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Profil supprimé | Posté le 21-11-2012 à 17:16:10 Apprends ton cours
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h3bus Troll Inside | Ton processus est asynchrone.
Message édité par h3bus le 22-11-2012 à 18:06:50 --------------- sheep++ |
Un Programmeur | Petit rappel, le VHDL est d'abord un langage de simulation avant d'être un langage utilisé en synthèse. Le temps en VHDL est donc une notion de temps simulé. Il a deux composantes, une "physique" mesurée en seconde auquel on ajoute une composante infinitésimale, en delta. La forme complète de
c'est
quand la clause after n'est pas spécifiée, c'est après 1 delta. donc l'exécution de
on aurait une permutation après 1ns. Message édité par Un Programmeur le 21-11-2012 à 22:07:56 --------------- The truth is rarely pure and never simple (Oscar Wilde) |
Profil supprimé | Posté le 23-11-2013 à 14:16:48 Coucou c'est encore moi
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h3bus Troll Inside | Oui! --------------- sheep++ |
Profil supprimé | Posté le 23-11-2013 à 16:29:40 Cool ça.
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Hippo-fr Melon fucker ! | Je n'aurais pas cru avoir trouvé un topic VHDL avec de l'activité
--------------- Creepy boy - ヾ(⌐■_■)ノ♪ |
Profil supprimé | Posté le 04-01-2014 à 01:39:01 |
Profil supprimé | Posté le 04-01-2014 à 02:02:54 |
Profil supprimé | Posté le 04-01-2014 à 10:54:11
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Hippo-fr Melon fucker ! | Bonsoir Mon professeur nous a donné un fichier vhdl représentant une ROM, et j'essaye de lire les données (tableau 10*10) mais j'ai quelques soucis. Le process de la rom utilise ceci :
2) Ça marche bien sauf pour le when others qui est complètement ignoré. De 0 à 143 et de 401 à 800, pourquoi mes deux signaux ne passent pas à 0000 ? Je suis sûr qu'il y a beaucoup plus élégant pour lire mon tableau de 10*10 que de lister tous les cas dans des when, mais j'ai toujours des messages d'erreurs. Un peu d'aide n'est pas de refus Message cité 1 fois Message édité par Hippo-fr le 04-01-2014 à 22:50:04 --------------- Creepy boy - ヾ(⌐■_■)ノ♪ |
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