Gigathlon a écrit :
Chuis pas d'accord avec ton interprétation...
Le SOI permet d'augmenter l'isolation, donc d'améliorer la finesse de gravure puisqu'elle se répercute systématiquement par une isolation moindre, quant au strained silicon ça me fait assez délirer puisque ça ne peut avoir aucune application à long terme... (ok, c'est beau d'écarter les électrons pour gagner en vitesse de propagation, mais ça induit une résistance non négligeable...  )
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* le FD-SOI permet surtout
1) de diminuer les capacités de jonction, ce qui diminue globalement les capacité que les transistors voient et permet d'accélérer la vitesse de commutation.
2) d'augmenter le couplage entre la grille et le canal. Ca permet, de un, augmenter le courant de drain pour une tension donnée, et de deux, d'atteindre une pente sous seuil quasi-idéale, ce qui permet d'avoir un rapport maximal entre le courant qd le MOS est passant et quand il est coupé. Pour ces deux paramètres, le gain est de 20-30%
3) l'isolation des MOS est moins complexe, on ne doit pas faire un puit N pour les P-MOS. On élimine l'effet de latch-up. On n'a plus de probème de migration des contacts métalliques au travers du drain/substrat.
4) diminuer les pertes en empechant des fuites par courant de substrat.
Le point 3 permet de simplifier la fabrication ou d'améliorer la fiabilité. Le point 1 permet d'augmenter en fréquence. Le point 4 diminue la consommation statique. Quand au point 2, il permet soit d'augmenter la vitesse si on garde les mêmes tensions (tout en diminant les courants de fuite), soit de faire des MOS avec des tensions de seuil bcp plus faible et donc de réduire la consommation, pour une vitesse équivalente et des pertes par courant de fuites équivalents.
Tout cela est valable pour le FDSOI, avec un design optimisé pour ce type de dispositif. Actuellement, le PDSOI n'a pas des caractéristiques aussi idéale, mais on va vers le FDSOI de toute façon.
(Sinon, il y a encore d'autres avantages: résistance à la température et aux radiations, plus des avantages pour des circuits intégrés analogiques qui n'interviennent pas ici)
* Le strained-Si consiste à écarter les atomes, pas les électrons évidement. Le courant dans un MOS est directement proportionnel à ce paramètre. Et ça réduit la résistance, ça ne l'augmente pas...
Gigathlon a écrit :
Techniquement le passage de 130nm à 90nm améliore la fréquence max d'un transistor, et donc d'une architecture donnée de 44% (3.4->5.0), mais là où le passage du 0.35µ au 0.25µ, par exemple, a également permis une baisse substancielle du VCore et donc largement la dissipation thermique (2.8->2v, soit -50% de consommation), on atteint maintenant les limites actuelles de la réduction du VCore du fait des interférences EMI au sein même du processeur.
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Oui, enfin, l'augmentation de fréquence ne peut pas être appliquée comme ça pour un circuit complet. Il y a d'autres paramètres qui limitent cette augmentation (lignes d'interconnexions...)
Pour les limites de tension, je sais pas si les interférences EMI sont vraiment une limite. Je me suis jamais renseigné sur la question.
Ce qui est certain, c'est qu'avec les technologie MOS actuelles, on est limité au niveau des transistors même. Le minimum est sans doute autour de 1V. Il faudra d'autres structures pour descendre plus bas (double-grille...)
Gigathlon a écrit :
Une architecture telle que celle du P4 n'a plus aucune viabilité à long terme puisque les transistors commutent plus vite pour une même vitesse d'exécution, ce qui provoque donc une perte joule supérieure (le temps de commutation restant le même pour chaque transistor, il sera proportionnellement plus longtemps en "linéaire", et donc le rendement électrique sera nettement diminué).
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ben oui, la consommation dynamique d'un circuit est proportionnel à sa fréquence ![[:proy]](https://forum-images.hardware.fr/images/perso/proy.gif "[:proy]")
Gigathlon a écrit :
D'autre part il semble qu'Intel ait oublié que la consommation et la dissipation sont les principaux freins à la montée en fréquence sur le Prescott, puisque les millions de transistors inutiles ne sont même pas déconnectés, alors qu'ils savent le faire depuis plusieurs années.
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c'est clair 
Mais rien ne prouve qu'ils ne servent vraiment à rien. Il doit bien en avoir un certain nombre nécessaire pour gérer les étages du pipeline en plus (=> registres supplémentaires...)
Mais bon, il est certain qu'il y en a qui servent à rien
) Dans tous les cas ça ne pourra avoir aucune application à long terme.