Slt, j'ai réalisé un programme VHDL. Je l'ai compilé puis je l'ai simulé. J'ai mes signaux d'entrés et de sorties qui apparaissent mais je n'arrive pas à intervenir dessous. J'obtiens des traies rouges et non des traies verts. Merci de bien vouloir m'aider à avoir mes signaux valides.
 
 LIBRARY ieee ;
use std.textio.all;
USE ieee.std_logic_1164.all ;
LIBRARY std;
 
ENTITY russell IS
PORT ( init: IN STD_LOGIC;  
  acquit: OUT STD_LOGIC );
END russell ;
 
ARCHITECTURE testTableau OF russell IS
file tableau : text open WRITE_MODE is "d:\russell\tableau.txt";
 
BEGIN
 
 PROCESS (init)
 
 variable pixel_1 : line;
 variable pixel_2 : line;
 
 BEGIN  
 
 
  write(pixel_1, string'("writing from tableau.txt" ));
  writeline(tableau, pixel_1);
  write( pixel_1,string'("output from tableau.txt.vhdl" ));
  write(pixel_2, string'("writing from tableau.txt" ));
  writeline(tableau, pixel_2);
  write( pixel_1,string'("output from tableau.txt.vhdl" ));
  acquit <= not init;
         
 END PROCESS;
END testTableau;