Bonjour,
 
J'aimerais m'initier un peu au Verilog, mais je ne connais ni les outils ni le langage (ou très peu pour l'instant). Je cherche donc un bon tutoriel pour débutant. Un truc qui expliquerait aussi les outils (de préférence sous Linux) ce serait pas mal.
 
S'il y a des connaisseurs ? j'ai trouvé assez peu d'info sur ce sujet, et aucun sur le forum... Merci.

En français tu trouvera pas grand-chose
 
Même sur les sites américains, y'a pas des masses de littérature sur Verilog (en tous cas, pas autant et aussi bien que sur VHDL).
 
A la rigueur, sur des sites d'universitaires américains tu pourra trouver quelques trucs, comme :
 
http://www.eg.bucknell.edu/~cs320/ [...] anual.html
 
J'ai l'intention de me mettre au Verilog dans les prochains mois/années/décennies , donc si tu trouve mieux je suis preneur.
 
(tu peux essayer sur eMule aussi, j'avais trouvé deux/trois trucs -- LIBRES DE DROIT bien entendu).

En anglais c'est pas un problème a priori
 
Par contre, je sais juste que ça se compile, et que le résultat de la compilation sert à la simulation et à générer un schéma avec des portes logiques (ou d'autres niveaux de schémas)... Donc c'est quand même un peu différent des trucs classiques. J'ai bien trouvé quelques outils dans ma distribution Linux, mais pour essayer ça, sans savoir et en partant de zéro, c'est pas top...

 
Mais tu fais ça pour quoi ? Pour tes études ou pour un projet perso ? Parce que sinon, autant se mettre au VHDL. La syntaxe est déroutante (ADA), mais c'est ce qui est utilisé en Europe.
 
Sinon, on ne parle pas vraiment de compilation, mais de synthèse Et l'équivalent de l'édition de liens est en quelque sorte l'étape de placement/routage.

Pour mon stage, donc pour mes études on va dire.